H.264中算术编码器电路设计

扫码查看

原文链接

NETL

中文摘要：本文提出了一种用于H.264视频压缩标准的自适应二进制算术编码器的电路结构.该电路采用6级流水线结构,优化了值的更新和重整过程,设计了有效的封装输出模块.经VerilogHDL实现并由SynopsysDC综合所得数据表明,与现有最好的结构相比,本结构的速度提高15％,面积减小10％,在0.18μmCMOS工艺下其工作频率可达364MHz.

作者：

许超

展开 >

作者单位：

北京大学视觉与听觉信息处理国家重点实验室,北京,100871

关键词：

H.264 视频压缩标准 CABAC 算术编码器 Verilog HDL 流水线结构

主办单位：

中国电子学会

中国航空学会

会议名称：

全国第三届DSP应用技术、第九届信号与信息处理联合学术会议

会议时间：

2005-10-12

会议地点：

宜昌

会议母体文献：

全国第三届DSP应用技术第九届信号与信息处理联合学术会议论文集

页码：

30-33

出版时间：

2005