基于改进的布斯算法FPGA嵌入式18×18乘法器

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中文摘要：本文设计的是一款嵌入到FPGA的乘法器，该乘法器能够满足两个18比特有符号或17比特无符号数的乘法运算。该设计基于改进的布斯算法，提出了一种新的布斯译码和部分积结构，并对9-2压缩树和超前进位加法器进行了优化。该乘祛器采用TSMC0.18μm CMOS工艺，其关键路径延迟为3.46ns。

作者：

王鲁豫、杨志明、黄国辉、曾波

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作者单位：

电子科技大学电子薄膜与集成器件国家重点实验室，成都 610054

四川成都华微电子系统有限公司，成都 610041

关键词：

布斯算法部分积结构两级超前进位加法器可编程逻辑器件

主办单位：

中国电子学会

四川省电子学会

会议名称：

2009四川省电子学会半导体与集成技术专委会学术年会

会议时间：

2009-11-28

会议地点：

成都

会议母体文献：

2009四川省电子学会半导体与集成技术专委会学术年会论文集

页码：

164-167

出版时间：

2009