摘要
模数转换器(Analog-to-DigitalConverter，ADC)作为将模拟信号转换为数字信号的桥梁，一直都是物联网系统的主要依靠和关键技术，逐次逼近型(SuccessiveApproximationRegister，SAR)ADC作为低功耗，中等速度和精度的代表被广泛应用于物联网系统中。 SARADC主要包括自举开关、电容阵列、电容开关、SAR逻辑模块等模块，为解决传统动态比较器在低共模电压漏电的缺点，本文提出一种新型动态比较器结构。在电源电压为900mV，差模电压为1mV情况下，本文提出的比较器最低共模电压为51mV，与传统StrongARM动念比较器和DoubleTail动态比较器相比，分别降低了374mV和264mV;当输入共模电压低于阈值电压时，在中等的功耗下实现了最低的延时。 为实现电容失配与功耗的良好折中，进行了数字模拟转换器(Digital-to-AnalogConverter,DAC)电容阵列的对比研究与参数优化，特别研究了传统二进制加权电容阵列、整数倍加权电容阵列、C2C电容阵列、伪C2C电容阵列线性度。最终通过参数优选，在高3位采用传统二进制电容阵列，低9位采用C2C电容阵列的组合，实现电容失陪与功耗的良好折中。进行开关切换逻辑进行理论分析，分别完成采用VCM-based、单调递减两种逻辑的控制电路。其中VCM-based控制单元引入Dummy管以减小时钟馈通，单调递减开关切换单元引入SAR逻辑完成信号READY，以减少不必要的开关切换，降低功耗。 本文设计了两款SARADC，在第一款12位1MS/sSARADC中，采用VCM-based逻辑、异步时序与两级分段式电容阵列，在180nmCMOS工艺下，实现VDD为1.2V，采样时钟1MHz，仿真结果为ENOB为11.26bit，SFDR为80.5dB，THD为-79.5dB，SNR为70dB，SNDR为69.5dB.DNL为+0.8/-0.7ISB,INL为+1.0/-0.3LSB，FOM为67.7fJ/cov-step，功耗为166.1μW。在第二款12位500KS/sSARADC中，采用单调递减逻辑开关时序，采用伪C-2C电容阵列以降低电容阵列面积，同步时序以进一步降低功耗，采用0.9V电源电压供电，版图面1为0.157mm2,仿真结果显示，SNDR为70.4dB，SFDR为80.5dB，有效位数为11.33bit，DNL为+0.5/-0.5LSB，INL为+2.9/-1.9LSB，FOM为12.9fJ/cov-step，功耗为16.6μW。相比于传统的VCM-basedSARADC更进一步降低电路整体功耗。
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