摘要
可测性设计可以有效减少测试时间，同时提高故障覆盖率，但是随着集成电路规模和复杂度的快速增加，集成电路测试的工作量和复杂度大大增加，对可测性设计提出了更高的要求。基于扫描链的测试压缩技术，可以进一步减少测试时间、测试数据容量，并且不增加测试端口数目，对被测电路面积和功耗影响有限，广泛应用于测试中。但是随着压缩扫描链压缩比的增加，传统压缩扫描链测试出现故障覆盖率下降和压缩扫描链结构互连线长度增加的问题。 本文基于一款154万标准单元，14万个触发器，工作频率为2.3GHz，设计预留8对扫描输入输出端口的RISC-Ⅴ内核，设计实现了一种可以进行内核测试、外部测试和全速测试的可测性设计。首先，设计实现基于IEEE1500标准的测试壳和测试壳指令寄存器电路，可以屏蔽外部电路对内核测试的影响，同时方便项层设计可以灵活调度内核测试。然后，设计实现片上时钟产生电路，可以产生电路工作频率的测试时钟脉冲，实现被测电路的全速测试;最后，采用50倍压缩比的压缩扫描链测试，在只使用8对测试输入输出端口的前提下，减少测试时间和测试数据容量。同时，随着压缩比增加，出现压缩扫描链测试结构的互连线长度增加和故障覆盖率明显下降的问题。本文提出了一种基于格点单元网络结构的二维压缩扫描链结构，重新构建并合理规划压缩解压缩电路在版图上的分布，减少互连线长度;通过采用时序型解压缩电路，减轻高压缩比情况下，覆盖率下降的问题。提出了一种多测试模式测试的方法，分析故障覆盖率结果，提高故障覆盖率。提出了一种结合格点单元和低功耗门控的结构，可以有效降低测试功耗。研究压缩比和测试时间、故障覆盖率和压缩扫描链互连线长度关系，在保证故障覆盖率和互连线长度的前提下，进一步减少测试时间。 (1)传统压缩扫描链测试的固定故障覆盖率为98.25％，转换故障覆盖率为92.99％，测试向量数目为28538。(2)二维压缩扫描链测试的固定故障覆盖率为98.25％，转换故障覆盖率为93.05％，测试向量数目为26962。二维压缩扫描链相比于传统压缩扫描链，测试向量数目减少了5.52％，压缩扫描链的互连线长度减少了14.36％(3)经过故障覆盖率优化后，传统压缩扫描链测试固定故障覆盖率达到99.61％，转换故障的故障覆盖率达到97.44％，二维压缩扫描链测试的固定覆盖率为99.62％,转换故障覆盖率为97.46％。(4)通过集成于格点单元的低功耗门控和扫描移位翻转率约束，实现测试功耗32.41％的减少。(5)实现400倍的二维压缩扫描链，测试时间最多减少46.9％。在相同压缩比的情况下，二维压缩扫描链相比于传统压缩扫描链，互连线长度最多减少了48.5％。本文的所提出的基于格点单元网络结构的二维压缩扫描链测试可以一定程度上解决高压缩比下覆盖率下降和扫描结构互连线增加的问题。同时提出的优化覆盖率、测试功耗、测试时间的方法，在实现高质量、低成本的集成电路测试时，也具有一定的参考价值。
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