摘要
高速低功耗模数转换器ADC(Analog-to-DigitalConverter,ADC)广泛应用于移动通信网络和高速传输系统中，得益于4G/5G移动通信的推广和现代集成电路工艺的进步，集成芯片向着更高速、更低功耗的领域深入，这对ADC的设计提出了更严格的要求。因此研究高速低功耗模数转换器电路具有广泛的应用前景和商业价值。而在各种高速模数转换器架构中，Binary-SearchADC可以在保持高速特性的同时将功耗压缩到5mW以内，实现极高的转换速度和较低的功耗。目前Binary-SearchADC的研究主要面临如下问题：减少功耗；提高电路的转换速率；保证电路精度和转换速率的前提下降低电路的复杂度。针对以上问题，本文从以下几个方面进行了研究： 降低静态功耗：传统多级比较器结构中静态电流始终存在，使得静态功耗占比过大，难以应用于低功耗设计中。本文设计的主要ADC模块均为动态结构，基于电容电荷转向特性，将静态负载替换为动态容性支路，大幅降低静态电流，进而降低静态功耗。同时设计异步逻辑控制的5级比较器阵列，与Flash式的同步逻辑相比，引入了额外的比较器路径延时，但有效降低了比较器阵列功耗。 提高采样速率：分析了Binary-SearchADC的转换逻辑和转换时间，尽可能利用时序冗余分配多级比较器时序，减少对转换速度的拖累。并以全动态结构的单通道Binary-SearchADC为子ADC设计两通道时域交织型Binary-SearchADC，两个子ADC通道交替采样、量化，实现采样速率的倍增。 减少电路规模：Binary-SearchADC的电路规模随着精度的增加呈指数型上升，并且引入多级比较器架构和两通道ADC时域交织技术会大幅增加电路规模、版图面积和功耗。本文设计了一种共用比较器阵列的两通道时域交织型ADC逻辑，与传统的两通道时域交织型ADC相比，减少了一半的比较器数目，功耗节省65%，面积节省33%。 本文基于TSMC65nmCMOS工艺，设计一款5位两通道2GS/sBinary-SearchADC。通过两通道并行工作的模式，实现工作速率的倍增，并采用共用比较器的逻辑降低额外的电路复杂度带来的影响。最终完成该型ADC的电路和版图设计并进行后仿仿真，在2GS/s的采样率下SNDR为29.03dB，SFDR为34.52dB，ENOB为4.53bit，功耗仅为2.61mW，优值FoM为56fj/conv-step，版图面积0.057mm2。根据仿真结果，本文设计的5位Binary-SearchADC满足设计指标，相较于已有的Binary-Search架构而言，在优值FoM上具有相当的优势，能量利用率很高。
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