摘要
随着半导体行业的技术封锁，高性能集成电路的自主设计对于保障国家安全、促进科技发展具有重要作用。而加法运算是数字电路中的基本运算之一，它在诸如算术运算、信号处理和通信系统等广泛应用中起到重要作用。其运算速度和电路功耗对整体电路的性能表现有很大影响。因此，加法器电路的设计优化至关重要。 本文针对加法器电路进行了深入研究。首先分析了不同种类加法器的工作原理，包括逐位进位加法器、进位旁路加法器、进位选择加法器以及超前进位加法器等;其次对比了多种进位树结构，例如Sklansky树、Kogge-Stone树、Brent-Kung树、Han-Carlson树和Knowles树等。然后研究了静态电路和动态电路等电路设计方式;最后阐述了时钟电路的主流类型，包括单相时钟和多相时钟。在充分权衡各种设计选择的优势之后，本设计决定采用以Kogge-Stone树结构为基础，多相时钟驱动的多米诺动态逻辑电路。通过对电路动态逻辑电路结构和尺寸进行理论分析和仿真，进一步优化它们以提高加法器性能。并且对关键路径进行分析，找到时间约束紧的路径并采取措施来降低延时。 本设计采用层次化设计，将整体设计划分为四个功能模块:时钟树、进位信号、进位树与求和选择。时钟树模块基于缓冲树结构，生成六组时序稳定的时钟信号。进位信号模块负责生成后续所需的进位产生信号和进位传播信号。进位树模块以Kogge-Stone树为基础，通过五级进位树来产生每个输入的进位信号。求和选择模块将根据进位树的输出信号选择正确的求和结果并输出。其中进位信号产生和进位树采用动态逻辑以提高运算速度，而时钟树与求和选择采用静态结构以增强驱动能力。 本研究采用55nmCMOS工艺,完成了32位高速加法器的原理图设计与版图实现。通过前仿真与后仿真验证设计的功能正确性。在TT工艺角27℃条件下，加法器的时钟频率为3.84GHz,关键路径延时为356ps,平均功耗为12.3mW,版图总面积为13310μm2。
NETL