摘要
随着物联网的发展，处理器作为物联网的重要核心，对其性能、面积、功耗的要求也在不断提高。指令集架构作为处理器的基本，对处理器的性能与微架构都有巨大的影响。目前绝大多数嵌入式处理器均基于ARM指令集，但ARM指令集授权昂贵且指令复杂。RISC-V指令集因具有开源、指令格式简单且支持自定义扩展指令等优点逐渐被嵌入式行业关注。因此设计一款面向嵌入式应用且便于扩展的RISC-V指令集微处理器具有重要的意义。 本文基于RISC-V指令集架构，设计了一款支持RV64IM指令子集的处理器核。处理器核使用五级流水线技术，并在经典五级流水线的基础上做出改进： 1)处理器核使用了基于局部历史的分支预测技术以提高分支预测正确率，减少因分支指令引起的流水线冲刷。 2)使用两级流水线，四路组相联的指令缓存（InstructionCache，I-Cache）模块对取指功能进行优化，同时搭配指令预取，提高取指效率。 3)使用两级流水线，四路组相联的非阻塞式数据缓存（DataCache，D-Cache）提升访存指令的处理效率，并通过缓冲队列提升D-Cache的替换速度。 基于该处理器内核，设计了一款片上系统（SystemOnChip，SoC），集成处理器核与内存、外设、中断控制器等模块。同时基于SoC地址空间分配，开发了各外设的库函数，编写Bootloader程序使SoC更便捷的进行程序下载同时保证程序不会在SoC掉电后丢失。 本文通过动态仿真与可编程逻辑阵列（FieldProgrammableGateArray，FPGA）验证分别对设计的处理器核以及SoC平台的功能进行了测试，并对分支预测、Cache等性能优化模块进行了单独的测试。经测试，处理器核与SoC平台功能设计正确，分支预测正确率可达91%以上。在50Mhz时钟频率下，本文设计的处理器CoreMark跑分为2.89，优于ARMCotex-M0等低端嵌入式处理器的性能。
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