摘要
数字信号逐渐取代模拟信号成为电子信息传递的主要方式，但信号最初来源于自然界的模拟信号，因此需要通过模数转换器（Analog-to-Digitalconverter，ADC）将连续模拟信号转化为离散数字信号。ADC在无线通信、信息采集与处理、雷达探测、仪器仪表等系统中都得到了广泛应用。流水线ADC因其优越的速度和精度已成为通信领域应用中ADC的主流架构之一。 本文基于40nmCMOS工艺设计了一种10位250MS/s的高速流水线ADC。本文在传统0.5位冗余校准算法的基础上，通过增加两个比较器，设计了具有高线性度的1位数字冗余校准算法；针对MOS开关中存在的非理想特性，设计了衬底能够根据时序动态切换的自举开关，并采用了底极板采样技术，提高了采样的精度；采用无采样保持结构的整体架构，并通过控制Sub-ADC和MDAC采样开关的导通时间常数，减小孔径误差，进而降低两者的采样误差；MDAC采用运放共享结构，减小了运放的个数，从而节省了整体功耗。 针对运放共享结构中存在的电荷记忆效应，本文采用了非交叠时序和复位开关对其消除，防止相邻两级信号采样相互串扰。为了减小运放有限增益和有限带宽对MDAC输出信号建立精度的影响，本文设计了增益自举的跨导运算放大器，采用套筒式共源共栅结构，不仅提高了运放的增益，而且可以实现较快的建立速度。针对实际比较器存在失配的缺点，本文采用了失调存储技术，设计了预放大锁存结构的比较器，同时具有低传输延时的特点。 完成了流水线ADC电路设计和核心版图布图，版图面积为0.081mm2，后仿真结果表明：当输入信号频率为10.74MHz时，流水线ADC输出信号的ENOB为9.63bits，SNDR为59.76dB，SFDR为69.42dB，核心功耗为49.68mW，满足指标要求。
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