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摘要
随着计算机和互联网的迅速发展，信息交互和数据生成总量迅速增长，由此所带来的隐私泄漏、消息盗取和内容篡改等问题层出不穷，这些问题如果不解决将会严重影响到社会公共秩序，甚至威胁国家安全。因此，信息安全已经成为人们关注的焦点与业内研究热点。国密算法作为国家密码局批准的密码算法具有安全性强、效率高和易于硬件实现等特点，在面对不同应用场景下，能否完成国密算法的高性能实现显得尤为重要。高层次综合（HighLevelSynthesis，HLS）工具在一些应用如数字信号处理和神经网络中逐渐流行，但其在加密应用上的可用性在很大程度上未被发掘，并且在硬件实现国密算法时存在工作频率低，并行程度低，性能面积比低的问题。本文要探究的是基于高层次综合开发国密算法密码领域的硬件加速器的可行性。 本文旨在探索基于高层次综合的国密算法硬件实现与优化的方法，实现更高的工作频率以及性能面积比。首先介绍了传统的基于FPGA密码算法实现过程，然后重点介绍了基于高层次综合的开发和基准测试流程。随后详细阐述了基于高层次综合的国密算法SM3、SM4以及SM4-SM3认证加密的设计，包括接口、通信协议、顶层模块设置和功能以及C语言实现的密码算法设计等。在实现认证加密过程中，采用了指令与段头方式来区分不同数据类型与操作。探讨了如何通过HLS代码优化和硬件架构导向的代码重构来优化国密算法，提升国密算法在硬件平台性能和效率。 本文研究的基于高层次综合的国密算法在Vivado平台上进行进行了仿真验证。在基于XILINXArtix-7xc7a200tfbg484-1芯片的情况下，SM4算法实现223MHz的工作频率，SM3实现217MHz的工作频率，认证算法实现215MHz的工作频率，并且在吞吐量方面与其他文献提供的方案相比有了显著提高，证实了基于高层次综合的国密算法硬件的实现与优化的可行性。
关键词
国密算法/高层次综合/硬件加速器/SM4-SM3/FPGA引用本文复制引用
授予学位
硕士学科专业
电子信息;新一代电子信息技术（含量子技术等）导师
韩跃平/唐道光学位年度
2024学位授予单位
中北大学语种
中文中图分类号
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