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電子情報通信学会技術研究報告
电子情报通信学会
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0913-5685

電子情報通信学会技術研究報告/Journal 電子情報通信学会技術研究報告
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    [招待講演]飽和信号量と量子効率の向上を可能にする2層トランジスタ画素積層型CMOSイメージセンサー

    財津光一郎松本晃西田水輝田中裕介...
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    查看更多>>摘要：高い飽和信号量と量子効率を実現する2層トランジスタ画素積層型CMOSイメージセンサー（2-Layer Pixel）を開発した．2-Layer Pixelでは，3Dシーケンシャルプロセスを用いることによりフォトダイオードと画素トランジスタが異なるSi層に形成され，フォトダイオードの体積を従来の構造よりも拡大することが可能となる．また，複数の浮遊拡散層（FD）どうしを接続するサブローカル配線を新たに導入し，変換効率の向上とランダムノイズの抑制を行った．画素セルどうしは貫通トレンチにより分離され，トレンチの材料として，従来用いられているPoly-SiではなくSiOを用いる構造を初めて導入した．これにより貫通トレンチによる入射光の吸収を抑え，量子効率は波長530nmにおいて19%向上した．我々はこれらの技術を用いて1.0μmのDual PDの画素構造を有するCMOSイメージセンサーを作製し，12,000e-の飽和信号量を達成した．これは従来構造のCMOSイメージセンサーにおいて，画素セルの寸法がより大きいもので得られていた飽和信号量よりもさらに大きな値である．
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    [招待講演]画素毎露光期間制御および適応型クロックドリチャージ駆動を用いた0.37W, 143dBダイナミックレンジを有する100万画素裏面照射電荷収集型SPADイメージセンサ

    前橋雄大田康晴森本和浩笹子知弥...
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    查看更多>>摘要：近年、光の最小単位である光子を検出することができるフォトンカウンティング型イメージセンサ技術が注目されている。とりわけ、従来のCCDおよびCMOSイメージセンサとは動作原理が異なるSingle-photon avalanche diode（SPAD）と呼ばれる光センサ技術を用いたSPADイメージセンサの開発が加速している。本講演では、弊社がISSCC2022で報告した画素毎露光期間制御および適応型クロックドリチャージ駆動を用いたSPADイメージセンサの開発事例について紹介する。
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    [招待講演]極低電力LSIに向けたSteep Slope“PN-Body Tied SOI-FET”の研究状況

    井田次郎森貴之
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    查看更多>>摘要：極低電力LSIの基本素子を目指して“PN-Body Tied SOI-FET”と命名したSteep Slopeデバイスを提案し研究を進めている。NMOS/PMOSでSteep Slopeデバイスとして理想的な直流特性を確認しており、CMOSインバータでも驚くべき直角の理想的な伝達特性を確認した。また、RFエネルギーハーベスティングでの重大な技術解題である微小電圧整流に応用し10 mVでの半波整流も実証した。さらに、最近は、単体デバイスでのニューロン機能の模倣の研究も進めている。本稿では、その紹介をさせていただく。
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    極低電圧動作を狙ったSteep SS“Dual-Gate型PN-Body Tied SOI-FET”試作結果

    米崎晴貴井田次郎森貴之石橋考一郎...
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    查看更多>>摘要：本研究では，極低電圧動作を狙ったSteep SS“Dual-Gate（DG）型PN-Body Tied（PNBT）SOI-FET”の試作結果について初めて報告する．我々の研究室では，今までに極低消費電力で動作するCMOS集積回路の実現に向けて，急峻なSubthreshold Slope（SS）を持つ”PN-Body Tied（PNBT）SOI-FET”の提案をしている．しかし，PNBT SOI-FETで急峻なSSを得るためにはBody電圧に0.7 V程度以上の電圧を印加する必要がある．また，ターンオフ時に過渡的なリーク電流が流れることが分かっている．これらの問題を解決するために新構造の”Dual-Gate（DG）型PNBT SOI-FET”を研究室で考案した．今回，試作結果としてDG型PNBT SOI-FETでも始めて急峻なSSを確認した．また，セカンドゲートによって，急峻なSSを引き起こす1st Gate電圧の制御が可能であることが分かった．
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    極低電圧熱エネルギーハーべスティングに向けた50mV以下の低電圧で動作する昇圧コンバータ

    兼本大輔廣瀬哲也瀬部光
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    查看更多>>摘要：微小な温度差を利用した熱エネルギーハーベスティングに向け，50mV以下の極低電圧で動作する昇圧コンバータを提案する．提案回路は，チャージポンプ，発振器，ノンオーバーラップクロック生成回路，そしてドライバ回路から構成される．入力電圧で発振器とノンオーバーラップクロック生成回路を動作させてクロック信号を生成する．ドライバ回路はクロック信号を増幅し，チャージポンプ回路で昇圧動作を行なう．提案回路はドライバ回路にチャージポンプ回路の出力電圧を利用することによって低電圧のクロック信号を効率的に増幅する．増幅したクロック信号をチャージポンプ回路とドライバ回路のスイッチトランジスタの制御に用いることで低電圧動作に適した構成とした．またドライバ回路にリセットトランジスタを追加することで，出力クロック信号に十分なノンオーバーラップ期間を確保する．シミュレーション評価の結果，提案ドライバ回路は100mVの入力電圧から712.6mVの昇圧クロックを生成できること，またチャージポンプ回路の出力として702.5mVの出力電圧を生成できることを確認した．チャージポンプ回路の最大効率は42.9%であった．提案回路は41mVの極めて低い電圧で動作できることを確認した．
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    フリップチップパッケージングにおける裏面電圧擾乱印加とICチップ応答の評価

    弘原海拓也河合航平長谷川陸宇村松菊男...
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    查看更多>>摘要：半導体ICの実装技術は小面積化が求められ、フリップチップ実装が一般的となっている。しかし、IC裏面が露出することであらゆる擾乱に曝されることによる永久故障や一時故障などのEMC問題となり得る。さらにはEMC上の脆弱性をついた物理攻撃のリスクも増加すると考えられている。本取り組みでは、試作チップを作成し、裏面電圧擾乱の定量的な評価を行った。試作チップには、SARADCで作成されたオンチップモニタ回路が搭載されており、複数箇所のシリコン基板電圧の測定が可能である。実際に裏面から電圧擾乱を注入し、チップ表面の電圧波形と位置依存性を確認した。
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    低消費電力を指向した低遅延暗号MANTISをベースとした耐タンパ回路の実装評価

    濵口晃輔竹本修野崎佑典吉川雅弥...
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    查看更多>>摘要：軽量暗号は小面積で実装できるだけでなく，低遅延かつ低消費電力で実装できることからIoTデバイスでの利用に適している．その中でも低遅延暗号であるMANTISはTweakと呼ばれる調整値を用いることで従来の軽量暗号に比べrelated-key attackに対する耐性が高い．一方で，これまでにMANTISに対して選択平文によるサイドチャネル攻撃が行われ，耐タンパ性の確保が課題となっている．本研究では，低遅延暗号MANTISをべースとした耐タンパ性と低消費電力を指向した対策回路について，FPGAに実装し，対策手法の有効性を評価した．
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    大規模量子ビットアレイの高精度制御に向けた極低温DA変換器の設計

    高橋亮蔵三木拓司永田真
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    查看更多>>摘要：大規模量子コンピュータにおいて量子ビットの制御に使用する、極低温動作可能な電荷再配分型DAコンバータ（DAC）を設計した。現在、量子コンピュータの大規模化に向け、希釈冷凍機の4-8Kステージで動作可能な極低温制御チップの開発が課題となっている。本研究では、制御チップに搭載される主要な回路の一つであるバイアス電圧生成回路に着目し、小型かつ低消費電力なDACを考案した。極低温下では回路で発生する熱雑音およびMOSトランジスタのリーク電流が小さくなるという性質を利用し、電荷再配分型DACを構成する容量アレイの小型化を実現した。また、新たに提案するキャリブレーション手法により、容量の小ささに起因するキャパシタのミスマッチを自動的に補正する機能を実現した。試作チップを8K環境で実測評価し、非線形誤差が±2LSB以内という性能を小型（0.008mm~2）かつ低消費電力（5.8μW）な実装で実現できることを確認した。
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    A 3.3-GHz 4.6-mW Fractional-N Type-II Hybrid Switched-Capacitor Sampling PLL Using CDAC-Embedded Digital Integral Path with -80-dBc Reference Spur

    Masaru OSADATetsuya IIZUKAZule XU
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    查看更多>>摘要：We present a type-II fractional-N hybrid switched-capacitor sampling PLL, using a capacitive digital-to-analog converter (CDAC) as a sampler and an analog adder receiving the digital integrator's output. To guarantee sufficient CDAC settling time and filter switch-on time, we designed a synchronous timing generator utilizing the multi-modulus divider's (MMDIV's) inter-stage clocks. The prototype chip in 65-nm CMOS achieves -80-dBc reference spur, 236-fs integrated RMS jitter, and 4.6-mW power consumption, translating to -246-dB FoM.
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    [招待講演]デジタルキャリブレーション技術を用いたMI素子による低ノイズ低消費電力磁気センサの開発

    秋田一平河野剛健青山均立松峻一...
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    查看更多>>摘要：磁気インピーダンス（MI: magnetoimpedance）素子に向けた計測用回路について、低ノイズ·広帯域な磁気センサを実現するためのアナログ·デジタル回路技術について報告する。MI素子から得られる外部磁場に応じて変化する電圧信号を、より高感度化するデジタルキャリブレーション技術を適用することで、低ノイズ化と低消費電力化を両立している。180nm CMOSで試作した計測チップの評価結果より、33kHzの信号帯域内において10pT√Hzという低いノイズフロアを達成し、消費電力は2.6mWであることを確認した。線形性誤差±1%以下における入力範囲は±125μTであるため、ダイナミックレンジは93dBとなる。また、これらの性能から計算される性能メトリックである正規化エネルギーは1.6pJであり、従来の低ノイズ磁気センサと比較して、1000倍以上のエネルギー効率を改善できた。
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