高效的用于CMMB的LDPC解码器设计
A high efficient low power multi-rate LDPC decoder for CMMB
姜小波 1黎红源 1梁祥泰1
作者信息
- 1. 华南理工大学电子与信息学院,广东广州510641
- 折叠
摘要
本文设计了高效率的支持两个码率的CMMB标准的LDPC解码器.论文采用分层修正最小和算法和存储器压缩技术减少存储器资源的使用;采用备份存储器方法,仅用很少的存储器代价,解决CMMB的LDPC码存在的存储器读写冲突；采用硬件资源复用,可以同时处理1/2码率和3/4码率,减少资源消耗.本文设计的LDPC解码器,在SMIC 0.18μm工艺下进行了综合,综合结果显示,解码器的面积8.55mm2,功耗215.4mW.
Abstract
In the paper,A low-power and multi-rate LDPC decoder is designed.The layered min-Sum algorithm and memory compress technology are adopted,which reduces the use of memory resources; Split-memory architecture is proposed to solve the memory conflict problem; Reconfigurable CNU module is designed to support two code rates requirement,rate 1/2 and rate 3/4 which reduces the use of logical resources.The decoder is synthesized with SMIC 0.18μm process.The results show that the area is 8.55mm2 and power is about 215.4mW.
关键词
低密度奇偶校验码(LDPC)/中国移动多媒体广播(CMMB)/解码器/FPGAKey words
low density parity check (LDPC)/China mobile multimedia broadcasting (CMMB)/decoder/FPGA引用本文复制引用
基金项目
国家自然科学基金(60976031)
广东省科技厅项目资助(2009B080701060)
广东省科技厅项目资助(2010A080402015)
出版年
2013
NETL
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维普
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