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FSA乘法器的设计与实现

The Design and Implementation of FSA Multiplier

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鉴于有限状态机对于具有逻辑顺序和时序规律的事件能有清晰的描述,对传统乘法器设计进行改进.提出一种快速、低功耗的FSA乘法器设计.该设计使用VHDL语言进行实现,并在Quartus I上通过了仿真.仿真结果表明基于状态机的与基于逻辑电路的设计相比,在运算过程中产生的功耗以及运算速度上有较大的改善.

商丽卫、刘耀军

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太原科技大学计算机科学与技术学院,太原030024

太原师范学院,太原030012

有限状态机 FSA乘法器 VHDL Quartus

山西省重点建设学科专项基金资助项目

20101029

2012

电脑开发与应用
中国北方自动控制技术研究所

电脑开发与应用

影响因子：0.265
ISSN：1003-5850
年,卷(期)：2012.25(4)
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