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一种多接口电平输出频率综合器设计

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针对目前不同芯片和设备之间接口电平标准不一样的问题,设计了一种多接口电平输出频率综合器.通过锁相环芯片产生1.6 GHz～3.2 GHz频段的信号,利用并行转串行芯片将锁相环产生的信号降频到FPGA能处理的频段,FPGA进行相应分频输出目标频率,最后通过电平转换电路调节信号的共差模电压实现目标电平输出.选择LVPECL、LVDS和+7 dBm 3种典型电平进行测试,测试结果表明,系统输出频率稳定,误差达到0.025％,转换电平的电压值误差最大为3.268 mV,满足系统设计要求.
Design of a Multi-Interface Level Output Frequency Synthesizer

张佳俊、苏淑靖、王少斌、韩文革

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中北大学电子测试技术重点实验室,太原030051

频率综合器 接口电平 锁相环 FPGA 共差模电压

国家自然科学基金山西省"1331工程"重点学科建设项目

51875534

2020

电子器件
东南大学

电子器件

CSTPCD北大核心
影响因子：0.569
ISSN：1005-9490
年,卷(期)：2020.43(1)
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