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基于FPGA的软件锁相环分析与实现

Analysis and implementation of SPLL based on FPGA

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针对无线通信网络对时钟的要求,时钟的信号精度直接影响到系统的性能.FPGA芯片自带的SerDes模块从BBU发送过来的光信号中恢复出数据时钟,VC-TCXO器件产生10 MHz本地时钟,通过FPGA进行鉴相,结合PID算法实现软件锁相,获取一个稳定的10 MHz时钟,并以此时钟作为参考时钟,同步分发给各功能单元使用.结果表明,该软件锁相环动态响应速度快、稳定性高,准确度优于0.05 ppm,已经广泛应用在LTE无线时钟系统中,对5G和NB-IoT等时钟同步要求较高的系统同样有借鉴意义.

康晋、曹旭、姜育生

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FPGA LMX2306 软件锁相环(SPLL) 时钟同步

2022

10.14022/j.issn1674-6236.2022.17.008

电子设计工程
西安三才科技实业有限公司

电子设计工程

CSTPCD
影响因子：0.333
ISSN：1674-6236
年,卷(期)：2022.30(17)
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