基于SystemVerilog的验证架构

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中文摘要：可编程逻辑器件软件测试中通常采用工程原生平台注入Verilog激励的验证架构,而如今绝大多数现场可编程逻辑门阵列(FPGA)软件均采用分层设计,基于Verilog的验证架构复杂度高、验证容错低等缺陷逐渐暴露.针对大规模数据处理类FPGA程序验证,本文提出了基于SystemVerilog的验证架构,并以ST_BUS、PCM等接口类模块,IRIG-B(DC)、TOD等传输时序类模块为对象,分别列举了相应封装包实例.仿真结果显示,基于SystemVerilog的验证架构能够适配Mentor公司的QuestaSim仿真环境,大大降低顶层测试组件的复杂度.

作者：

毛茏玮、李勇、曾鹏

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作者单位：

成都国信安信息产业基地有限公司,四川成都,610041

关键词：

验证架构 FPGA软件 SystemVerilog

出版年：

2024

DOI：

10.19772/j.cnki.2096-4455.2024.4.013

电子元器件与信息技术

ISSN：

年,卷(期)：2024.8(4)