摘要
本文采用TSMC 65nm CMOS工艺设计了一款适用于12.5 Gb/s高速SerDes的延迟环.该延迟环可为收发器的相位旋转器提供8个等相位间隔的时钟.该DLL在设计中采用了基于真单相时钟触发器的分频器、源级开关电荷泵和有源反馈的压控环形振荡器等技术以降低功耗和输出时钟抖动.测试结果显示,该延迟环的锁定范围为5.4～6.9GHz,在1.0V电源电压下核心电路的功耗约为5.5mW.当锁相环工作在6.25GHz时,输入参考时钟为理想情况下,在5万个UI上观察到的随机抖动的峰值抖动和均方根抖动分别为22.5ps和2.5ps左右.
基金项目
国家"863"高技术研究发展计划项目(2013AA014300)
NETL
NSTL
万方数据