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基于HEVC帧内硬件编码器的架构及算法

Hardware Architecture and Algorithm Based on HEVC Intra Encoder

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针对战场视频情报的编解码,提出了一种基于HEVC标准的帧内编码器的硬件结构及算法实现,支持分辨率为2160@30fps视频的实时帧内编码操作.编码器基于码域的bin计数和基于变换域的失真估计简化率失真分析,可以对大量帧内预测模式进行筛选.同时建立单独的4×4块重构回路,以支持帧内4×4模式;不同尺寸的块交叉处理以补偿重构回路的延时.编码器的实现使用了TSMC-90 nm芯片的1086 k门以及52 kB片上内存.在2160p@30fps视频序列下,相比于HM软件,BD-Rate均值为5.46％.

张晓宁、王克、谭伟峰、习朝辉、张志峰

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北方自动控制技术研究所,太原 030006

视频情报 视频编码 帧内预测 HEVC FPGA 时序

2020

火力与指挥控制
火力与指挥控制研究会,火力与指挥控制专业情报网

火力与指挥控制

CSTPCDCSCD北大核心
影响因子：0.312
ISSN：1002-0640
年,卷(期)：2020.45(3)
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