基于RISC-V处理器的软硬件联合验证平台设计与实现

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中文摘要：针对目前RISC-V处理器业界不成熟的验证思想和单一验证方法的欠合理性,提出一种软硬件联合验证平台.将原有处理器级的行为验证升级成SoC系统级的行为验证,并以此为基础,改进原有的单一软件验证和硬件验证模式,联合形成一种结构合理、内容清晰和便于移植的验证方案.并将提出的验证方案使用高级软件编程语言C++和验证描述语言SV HDL,运用verilator的软件验证和FPGA的硬件验证,实现基于RISC-V处理器的软硬件联合验证平台设计.实验结果表明,所设计的平台能够有效地提高验证的一般性和全面性,使用C语言进行验证降低了验证的门槛,增强了验证与实际应用的关联性,模块化设计和可移植性使其能够适应不同的设计需求和应用场景,为RISC-V处理器的进一步研究和开发提供了强有力的支持.

作者：

钟戴元、曾庆立、周佳凯、薛浪、唐瑞东

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作者单位：

吉首大学通信与电子工程学院湖南吉首 416000

关键词：

RISC-V verilator SoC FPGA 软硬件联合验证

出版年：

2024

DOI：

10.3969/j.issn.1672-9528.2024.11.005

信息技术与信息化

山东电子学会

信息技术与信息化

影响因子：0.29

ISSN：1672-9528

年,卷(期)：2024.(11)