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低硬件成本256点FFT处理器的IP核设计

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设计了一种基于现场可编程门阵列(Field programmable gate array,FPGA)的低硬件成本256点快速傅里叶变换(Fast Fourier transform,FFT)处理器的IP核.采用按频率抽取的基-24算法和单路延迟负反馈(Single-path delay feedback,SDF)流水线架构用于减少旋转因子的复数乘法运算复杂度.为了降低硬件成本,提出了一种串接正则有符号数(Canonical signed digit,CSD)常数乘法器取代常用的布斯乘法器用来完成旋转因子W 2i56与对应序列的复数乘法运算,同时这种乘法器还能够移除存储旋转因子系数的只读存储器(Read only memory,ROM).该处理器IP核基于QUARTUS PRIME平台进行综合,在Cyclone 10LP FPGA上实现.结果显示,该FFT处理器最高工作频率为100 MHz,对于24位符号数FFT运算,逻辑单元(Logic elements,LEs)使用量与记忆体位(Memory bits,MBs)使用量仅为3978 LEs和6456 MBs.
Design of IP Core of Low Hardware-Cost 256-Point FFT Processor

于建、范浩阳

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河北民族师范学院物理与电子工程学院,承德 067000

快速傅里叶变换 旋转因子 串接CSD常数乘法器 流水线架构 硬件成本

河北省自然科学基金河北省引进留学人员项目河北省承德市科学技术研究与发展计划河北民族师范学院科学技术研究项目

F2020101001C20210301202001B014PT2019026

2022

10.16337/j.1004-9037.2022.04.019

数据采集与处理
中国电子学会 中国仪器仪表学会信号处理学会　中国仪器仪表学会中国物理学会微弱信号检测学会　南京航空航天大学

数据采集与处理

CSTPCDCSCD北大核心
影响因子：0.679
ISSN：1004-9037
年,卷(期)：2022.37(4)
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