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基于FPGA的卷积码编码器的设计与仿真

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卷积码是广泛应用于无线通信、卫星通信等多种通信系统中的信道编码方式[1].文章设计基于FPGA(Field Programmable Gate Array现场可编程门阵列),阐述了卷积码编码器基本设计原理,利用Verilog HDL(硬件描述语言)实现了(2,1,7)卷积编码器的硬件设计与仿真.

刘欣欣、刘宝静、邢丹

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050000 河北传媒学院 河北 石家庄

卷积码 FPGA 编码器 Verilog HDL

2019

数字化用户

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ISSN：
年,卷(期)：2019.25(22)
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