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基于FPGA的AES加解密算法设计与实现探究
基于FPGA的AES加解密算法设计与实现探究
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NETL
NSTL
万方数据
中文摘要：
结合AES加解密算法结构存在的问题,本文提出了使AES加解密流程保持一致的设计思路,并对利用FPGA进行AES加解密算法优化设计与实现的方法进行了探讨,完成了密钥拓展、轮变换、存储等功能模块的设计.从算法实现效果来看,能够成功借助复合域算法缩减电路资源消耗,提高电路工作频率和吞吐量.
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作者：
李军
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作者单位：
510535 广东乐之康医疗技术有限公司 贵州 毕节
关键词：
FPGA
AES加解密算法
流程优化
出版年：
2019
数字化用户
数字化用户
ISSN：
年,卷(期)：
2019.
25
(24)
参考文献量
2
NETL
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