基于Verilog-A行为描述模型的DLL系统设计
陈星 1杨宏颖2
作者信息
- 1. 西南交通大学信息科学与技术学院,四川成都610031
- 2. 西南交通大学网络教育学院,四川成都610031
- 折叠
摘要
以锁定范围为200M～500MHz的延迟锁相环（DLL）系统设计为例，建立了一种基于Verilog—A的行为级系统棒型。在此蒌础上：华立了赢控延逸线（VCDL）、鉴相器（PD），电荷泵（CP）等电路模块的行为模型，并且采用Cadence的Spectre仿真器对所建立的延迟锁定环行为模型进行了系统级仿真，为后续具体的电路级设计提供指导思想。
关键词
Verilog-A/延迟锁定环/行为描述模型引用本文复制引用
出版年
2012
NETL
NSTL
维普
万方数据