摘要
本年度，课题一提出了新的电路时序仿真工具来分析随机计算电路在电压降低情况下的错误率。然后，提出一种随机计算电路中数据通路的面积最小化综合方法，减小了30%的电路面积。进一步，我们提出了将随机数生成与数据通路进行协同综合的方法，实现了40%的能耗降低。最后，我们在上年度工作基础上，提出了更合理的随机-二进制混合电路的能耗与计算准确度的快速估计方法并进一步提出了快速探索随机-二进制混合电路最优设计的总体流程。课题二的研究首先探寻了并行随机计算比特分布规律，并结合近似计算思想，提出三种并行随机计算神经网络压缩方法，实现了低复杂度高能效高吞吐率的随机计算神经网络加速器。而后，基于双极型并行温度计编码，提出了并行全随机神经网络推断加速器设计方案，以三值神经网络为例进行了系统的研究，并实现了28nm流片验证。结果表明，该设计以面积为代价大大优化了功耗和能效，并且相较于传统二进制设计有显著的容错性。课题三针对5G LDPC码的随机计算（概率计算）的随机数发生器资源设计与分配、面向芯片的多时钟域方案与设计、基于随机计算的5G LDPC译码器整体架构设计和FPGA实现提出了一系列解决和优化方案，搭建了基于随机计算的高效译码器件的FPGA原型验证板级硬件演示系统设计，完成了随机计算译码芯片的全部工艺流片。同时，针对极化码的译码器设计已经完成，提出了基于并行设计的重随机模块对译码器的延迟和硬件效率进行了优化，完成了RTL级仿真，和芯片的面积估计。
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