摘要
针对Virtex-7系列FPGA架构,提出了一种基于分解的多路选择器工艺映射方法.选取多个细粒度规则多路选择器作为基准单元,将对应的优质工艺网表保存为模板,将N选1多路选择器递归分解为若干层紧密连接的基准单元并基于模板实现其优化映射.对比所提方法与综合工具Vivado及ABC的多路选择器工艺映射效果,实验数据表明该方法与Vivado相比可平均减少1.01％的查找表(LUT)开销与5.61％的时延,与ABC相比可平均减少20.82％的LUT开销与29.51％的时延,而且该方法时间复杂度低,平均运行速度比ABC快4.28倍.
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