电子与封装2022，Vol.22Issue(9) ：55-59.DOI:10.16257/j.cnki.1681-1070.2022.0908

用于FPGA的高效可测性设计

Efficient Testability Design for FPGA

陈波寅 胡晓琛 张智 赵赛
电子与封装2022，Vol.22Issue(9) ：55-59.DOI:10.16257/j.cnki.1681-1070.2022.0908
✕
  • 国家科技期刊平台
  • NETL
  • NSTL
  • 维普
  • 万方数据

用于FPGA的高效可测性设计

Efficient Testability Design for FPGA

陈波寅 1胡晓琛 1张智 1赵赛1
扫码查看

作者信息

  • 1. 无锡中微亿芯有限公司,江苏无锡 214072
  • 折叠

摘要

近几年,现场可编程门阵列(FPGA)的设计和制造技术高速发展,对于FPGA的测试也成为了一个重要的问题,高效的可测性设计方案对于降低测试成本、提高测试覆盖率和测试效率起着决定性的作用.将FPGA的开关矩阵结构和可测性设计(DFT)技术相结合,实现了 FPGA定制电路知识产权(IP)核的高效测试方案,利用自动测试设备(ATE)证明其有效性和可实现性.该设计实例是基于高速串行计算机扩展总线标准(PCIe)展开,在传统DFT流程上结合FPGA架构特性演化出的一种新的可编程高效可测性设计.

关键词

FPGA/可测性设计/开关矩阵/PCIe/Tessent

引用本文复制引用

出版年

2022
电子与封装
中国电子科技集团公司第五十八研究所

电子与封装

影响因子：0.206
ISSN：1681-1070
被引量3
参考文献量4
段落导航相关论文