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基于FPGA的可重构定时器IP核设计
基于FPGA的可重构定时器IP核设计
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中文摘要:
微处理器内部嵌入的定时器数量有限,虽然有外扩3个16位定时器的芯片,但难以满足需求.因此应用FPGA研制具有7个16位定时器IP核,设计命令字,设置命令字可以组成3个32位定时器,4个基准定时单位的选择,自动装载定时参数,能够与微处理器接口,提高微处理器的定时操作处理效率.阐述定时器系统的结构和各组成模块的工作原理,定时器定时计数的流程图.以定时器IP核与89C51单片机接口为例,说明定时器IP核的初始化编程步骤,定时运行过程中的应用方法.
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作者:
余玲
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作者单位:
广西科技大学鹿山学院,广西柳州 545616
关键词:
定时器
现场可编程门阵列
电路结构
基准定时单位
自动装载
基金:
2013年度广西高等学校科研项目
项目编号:
2013LX092
出版年:
2015
轻工科技
广西轻工业科学技术研究院
轻工科技
影响因子:
0.261
ISSN:
1003-2673
年,卷(期):
2015.
31
(7)
被引量
1
参考文献量
4