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期刊信息/Journal information
微电子学
微电子学

成福康

双月刊

1004-3365

wdzx@sisc.com.cn

023-62834360

400060

重庆市南坪花园路14号24所

微电子学/Journal MicroelectronicsCSCD北大核心CSTPCD
查看更多>>本刊是技术类期刊。传播、普及、推广 微电子科学技术知识，介绍国内微电子行业的最新研究成果和国外微电子业界的发展动态。有关微电子学基础理论，微电子器件与电路, 集成电路，半导体工艺和制造技术，集成电路封装技术，多芯片组件技术，集成电路可靠性技术，片上系统，集成系统等领域的研究论文、技术报告、综合评述、产品应用等内容。该刊被重点检索刊物、数据库、期刊网站所收录，是中国核心期刊之一。
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    一种基于分段电阻的低功耗电流舵DAC

    刘照赵俊杰钟国强徐宁...
    171-176页
    查看更多>>摘要：基于SMIC 180 nm标准CMOS工艺,设计了一款面积仅为320 μm× 150 μm的10 bit分段式电流舵数模转换器(DAC).该设计采用"5+5"式分段,通过电阻实现高位子DAC的量化阶梯,从而减小高位子DAC所需电流.与原始的电阻量化结构相比,改变电流流向,节约了一半的电流源数量.同时通过校准电阻的方式,有效校准了结构中存在的特殊非理想特性.仿真验证结果表明,本分段电流舵DAC微分非线性(DNL)和积分非线性(INL)最大值分别为0.09 LSB和0.34 LSB,无散杂动态范围为64.52 dB,功耗为8.58 mW.与传统结构相比,该结构面积减小约80％,有效减小分段式电流舵DAC的功耗以及面积.

    分段式电流舵DAC低功耗校准

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    一种6倍无源增益低OSR低功耗的二阶NS SAR ADC

    黄子琪徐卫林韦保林韦雪明...
    177-182页
    查看更多>>摘要：针对一阶噪声整形(NS)往往需要增加功耗而以较高的过采样比(OSR)来实现较高的有效位数(ENOB),提出了一种低OSR、低功耗的二阶无源NS SAR ADC.该无源NS模块较高的无源增益可以更好地抑制比较器的噪声;其残差电压是通过开关MOS阵列复用积分电容实现采样,从而无需额外的残差采样电容,避免了残差采样电容清零和残差采样时kT/C噪声的产生,因此减小了总的kT/C噪声.180 nm CMOS工艺仿真结果表明,在不使用数字校准的情况下,所设计的10位二阶无源NS SAR ADC电路以100 kS/s的采样率和5的OSR,实现了 13.5位ENOB,电路功耗仅为6.98 μW.

    逐次逼近模数转换器无源噪声整形低功耗低过采样比残差电压

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    一种应用于音频的可重构Σ-Δ连续时间调制器

    罗育豪韦保林岳宏卫
    183-188页
    查看更多>>摘要：基于180 nm CMOS工艺,设计了一种应用于音频领域的可重构前馈式3阶Σ-Δ连续时间调制器.传统Σ-Δ连续时间调制器只有一种工作模式,而该设计利用可重构的积分器使Σ-Δ连续时间调制器具有高精度和低功耗两种工作模式.此外,采用的加法器提前技术减小了调制器功耗,负电阻补偿技术提高了调制器的SNDR,额外环路延时补偿技术提高了调制器的稳定性.仿真结果表明,在20 kHz信号带宽、1.8 V电源电压下,低功耗模式下调制器的SNDR为94.7 dB,功耗为291 μW;高精度模式下调制器的SNDR为108 dB,功耗为436.6 μW.

    连续时间可重构Σ-Δ调制器高精度

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    一种5.0～9.3 GHz低功耗宽带低噪声放大器设计

    韦善于韦家锐岳宏卫
    189-195页
    查看更多>>摘要：针对Wi-Fi 6、Wi-Fi 6E(5 GHz、6 GHz)的低功耗、宽带宽等无线局域网(WLAN)设备需求,基于65 nm CMOS工艺设计了一款两级低功耗宽带低噪声放大器(LNA).电路第一级采用结合互补共源电路的共源共栅结构,通过电感峰化技术和负反馈技术的运用,提高输入跨导,降低噪声,并拓展带宽和提高增益平坦度.第二级在共漏极缓冲器基础上引入辅助放大结构、电感峰化技术,实现抵消第一级共源管的噪声并拓展带宽.电路采用提出的前向衬底自偏置技术,以降低电路对电源电压的依赖,整体电路实现两路电流复用,从而有效降低了功耗.仿真结果表明,在5～9.3 GHz频带内LNA的S21为17.8±0.1 dB,S11小于-9 dB、S22小于-11.9 dB,噪声系数小于1.34 dB.在0.8 V电压下整体电路功耗为5.3 mW.

    前向衬底自偏置低噪声放大器802.11axWi-Fi6(E)

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    一种新型噪声消除宽带低噪声放大器

    蓝剑逸段吉海李冀
    196-200页
    查看更多>>摘要：噪声消除技术是设计低噪声放大器(LNA)时常用的技术之一,而如何解决LNA噪声与功耗的矛盾始终是设计的难点.文章提出一种新型噪声消除结构,通过主辅支路之间添加反馈回路的方式,在不增加功耗的情况下,实现了消除主辅支路噪声的目的.基于180 nm CMOS工艺,设计了一款应用该噪声消除结构的宽带低噪声放大器.仿真结果显示,该LNA的带宽为0.40～2.36 GHz,S11 与 S22 均小于-10 dB,S12 小于-30 dB,最大 S21 为 14.5 dB,噪声系数为 2.20～2.34 dB,功耗仅为9 mW.

    噪声消除低噪声放大器反馈辅助支路

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    80 Gbit/s PAM4光接收机低噪声模拟前端电路设计

    张春茗王浩宋茹雪
    201-206页
    查看更多>>摘要：采用UMC 28 nm CMOS工艺,设计了一款应用于光接收机、工作在80 Gbit/s PAM4的低噪声模拟前端电路(AFE).对噪声和带宽进行折中设计,采用了跨阻放大器(TIA)级联连续时间线性均衡器(CTLE)技术和输入电感峰化技术.为了更好地控制低频增益,进一步拓展带宽,采用了跨导跨阻(gm-TIA)结构的VGA.在输入电容100 fF和供电电压1.2 V下,实现的跨阻增益为48.5 dBΩ,带宽为36.1 GHz,平均等效输入噪声电流为22.6 pA/√Hz,功耗为14.5 mW.

    PAM4编码跨阻放大器级联连续时间线性均衡器可变增益放大器

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    一种衬底波纹注入的宽频带高PSR无片外电容LDO

    唐太龙刘凡廖鹏飞肖淋洋...
    207-213页
    查看更多>>摘要：基于40 nm CMOS工艺,设计了一种具有高频高电源抑制(PSR)的无片外电容低压差线性稳压器(LDO)电路.电路采用1.1 V电源供电,LDO输出电压稳定在0.9 V.仿真结果表明,传统无片外电容LDO电路的PSR将会在环路的单位增益频率(UGF)处上升到一个尖峰,之后才经输出节点处的电容到地的通路开始降低,最高时PSR甚至大于0 dB.采用新型的衬底波纹注入技术的LDO能很好地抑制PSR的尖峰,可以做到全频段都在-20 dB以上,相比传统结构,尖峰处的PSR提高了 20 dB以上.该LDO适用于需要低电压供电的射频电路.

    无片外电容低压差线性稳压器高PSR衬底波纹注入

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    一种低静态电流高瞬态响应无片外电容LDO设计

    田霖尹勇生邓红辉
    214-220页
    查看更多>>摘要：基于SMIC 0.18 μm BCD工艺设计了一种低静态电流、高瞬态响应的无片外电容低压差线性稳压器(Low Dropout Regulator,LDO).误差放大器采用一种跨导提升技术,在低静态电流的情况下,实现更高的环路增益及单位增益带宽.由于采用高增益误差放大器,可以通过适当减少功率管尺寸来增强瞬态响应.采用有源反馈,在不引入额外静态电流情况下,增大环路的次极点.同时当LDO输出电压变化时,能够增大功率管栅极的动态电流,实现高瞬态响应.此外在有源反馈的基础上,采用反馈电阻并联小电容的方式,以提高环路稳定性.利用Cadence Spectre软件对LDO进行仿真验证.结果显示,LDO的静态电流仅为10μA;在负载电流为1 mA的情况下,相位裕度最高可达70.9°;LDO负载电流在500 ns内从1 mA切换到100 mA时,下冲电压为134.7 mV,下冲电压恢复时间为1 μs;负载电流在500 ns内从100 mA切换到1 mA时,过冲电压为155.5 mV,过冲电压恢复时间为430 ns.

    低压差线性稳压器低静态电流跨导提升瞬态增强次极点增大

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    一种高PSR低静态电流LDO设计

    王天凯张瑛程双杨华...
    221-227页
    查看更多>>摘要：设计了一种基于0.18μm BCD工艺的高电源抑制(PSR)低静态电流低压差线性稳压器(LDO).详细分析了多条电源噪声传递路径对系统PSR的影响.为优化系统中低频段PSR,设计了一种双轨供电的三级误差放大器.此外还引入了预稳压单元,降低了电压基准模块对系统低频段PSR的影响.为降低系统的静态电流,设计了一种基于耗尽管的超低静态电流电压基准.仿真结果表明,该LDO在不同输出电压下静态电流仅5 μA,并且在250 mA负载电流内PSR＜-110 dB@1 kHz,PSR＜-55 dB@1 MHz.

    低压差线性稳压器电源抑制预稳压器低静态电流

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    一种同步流水线SRAM读写控制模型

    李铁虎黄丹罗华军祁宗...
    228-234页
    查看更多>>摘要：设计了一种同步流水线静态随机存储器读写控制系统的行为级模型.分析了存储器芯片的控制信号和工作时序要求,利用Verilog硬件描述语言对存储器芯片的读写系统进行了行为级建模.系统包括主机、总控制器和存储器三部分,其中总控制器又包括信号源发生器和数据收发控制器两个子模块.利用Modelsim软件对系统行为级模型进行了仿真验证,结果表明系统控制模型在非猝发(常规)、线性猝发、交织猝发三种工作模式下均可对存储器进行正确读写操作.该模型将主机端源控制信号数量减至最少,极大简化了读写控制流程;采用系统时钟双沿对数据采样传输,提升了系统的稳定性.

    SRAM读写控制系统Verilog硬件描述语言行为级模型

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